MTIA 300：Metaが発表するNIC内蔵型AIトレーニングチップ、通信オフロードでDLRMを加速
MTIA 300：ランキング・推薦モデル最適化のための革新的アーキテクチャ
Metaは、社内開発AIアクセラレータ「MTIA (Meta Training and Inference Accelerator)」ファミリーの最新世代として「MTIA 300」を発表しました。このチップは、特にランキングおよび推薦（R&R: Ranking & Recommendation）モデルのトレーニングに最適化されており、汎用GPUと比較して優れたパフォーマンスを発揮するとされています。MTIA 300の最大の特徴は、内蔵されたNIC (Network Interface Controller) チップレットと、通信オフロードエンジンを統合したマルチチップレット設計にあります。
MTIA 300は、1つのコンピュートチップレット、2つのネットワークチップレット、および複数のHBM (High-Bandwidth Memory) スタックから構成されるモジュラー型アーキテクチャを採用しています。コンピュートチップレット内には、処理要素（PE）のグリッドが配置されており、歩留まり向上を目的とした冗長PEも含まれます。各PEは、2つのRISC-Vベクトルコア、行列乗算用のドットプロダクトエンジン（DPE）、活性化関数や要素ごとの操作を行う特殊関数ユニット（SFU）、累積およびPE間通信用のリダクションエンジン、そしてローカルスクラッチメモリへのデータ移動を担うDMAエンジンで構成されます。これにより、計算資源の効率的な利用と、DLRMワークロードに特有の大容量メモリと高帯域幅ネットワーク要求に対応します。MTIA 300は、HBMスタックを採用することで、高帯域幅メモリへのアクセスを実現し、MTIA 200と比較してHBM帯域幅が51%向上しています。
組み込み型NICと通信オフロードによる効率的な分散学習
MTIA 300が従来のアクセラレータと一線を画すのは、12個の800 Gbps RDMAネットワークアダプタを内蔵したネットワークチップレットです。これにより、アクセラレータとNIC間のPCIeオーバーヘッドを排除し、極めて高いネットワーク性能を保証します。この内蔵NICは、ラック内（スケールアップ、最大1 TB/s）およびラック間（スケールアウト、200 GB/s）の通信に対して柔軟にパーティション分割され、変化するニーズに適応できます。
さらに、MTIA 300は専用のメッセージエンジン（ME）とニアメモリコンピューティング（NMC）を搭載し、AllReduce、AllToAll、AllGatherといった集合通信操作をコンピュートグリッドから完全にオフロードします。これにより、GPUなどの汎用プロセッサが計算と通信の両方を処理する際に発生するリソース競合を最小限に抑え、計算効率とネットワーク効率の両方を大幅に向上させます。特に、リダクションロジックをHBMスタックに物理的に隣接させるニアメモリコンピューティングは、部分和の累積をメモリ帯域幅で行うことを可能にし、データがコンピュートチップレットまで往復するオーバーヘッドを削減します。
HCCLによる通信スタックの革新
MTIA 300は、その通信ライブラリであるHCCL (HBM-optimized Collective Communication Library) とチップの共同設計という、根本的に異なるアプローチを採用しています。HCCLは、集合演算の実行を専用のメッセージエンジンとニアメモリコンピューティングユニットに完全にオフロードすることで、計算と通信の大きなオーバーラップを実現します。これにより、通信がデバイスの計算リソースを消費するカーネルベースの集合ライブラリでは実現が困難な特性が得られます。
HCCLのコンパイル型通信モデルでは、ホストが依存関係を含む各集合演算の完全な記述を生成し、MEが自律的に実行します。このアプローチは、MTIA 300のRDMA NICハードウェアの効率的な利用を可能にしつつ、チップの非対称なスケールアップ/スケールアウトネットワーク全体でトポロジ認識アルゴリズム選択をサポートするのに十分な柔軟性を制御パスに保持します。トレーニングワークロードでは、HCCLはラック内集合通信で最大940 GB/sの帯域幅を達成し、同時計算スループットへの影響を0.5%未満に抑えています。また、推論ワークロードでは、スケジューリングパスをバイパスするワンサイド通信プリミティブを活用し、集合通信のレイテンシを最小化することで、レイテンシに敏感なワークロードにおける計算と通信のパイプライン化を改善します。
開発者・エンジニア視点での考察
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分散学習のボトルネック解消への新たなアプローチ: MTIA 300が通信処理を計算グリッドから専用ハードウェア（メッセージエンジンおよびNMC）へ完全にオフロードするアーキテクチャは、大規模分散学習における通信ボトルネック、特に大規模な集合演算（AllReduceなど）の根本的な解決策として極めて有効です。これにより、AI開発者は通信オーバーヘッドによる性能制約を気にすることなく、モデルのスケーリングや複雑なハイブリッド並列化戦略に集中できるようになり、モデル開発のイテレーション速度を加速させることが期待できます。
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専用ハードウェアとソフトウェアの密接な協調設計の重要性: HCCLとMTIA 300の「コデザイン」哲学は、AIアクセラレータ開発においてハードウェアとソフトウェアが不可分であることを強調しています。特定のAIワークロード（この場合はDLRM）の特性（メモリ帯域幅、通信パターン、演算精度など）を深く理解し、それに対応するハードウェア機能と、それを最大限に活用するソフトウェアライブラリを同時に設計するアプローチは、汎用的なソリューションでは達成し得ない高効率なシステムを構築するためのベンチマークとなるでしょう。これは、今後のカスタムAIチップ開発における重要な指針となります。
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特定のワークロード最適化と汎用性の両立戦略: MTIA 300はDLRMトレーニングに特化して設計されたものの、その低レイテンシ・高帯域幅な通信コンポーネントは、後のMTIAシリーズでGenAIの推論およびトレーニングの効率化にも貢献しています。この設計思想は、現在のAI業界が直面する「特定のモデル/ワークロードに特化しつつも、急速に進化するAIエコシステムへの適応性も確保する」という課題に対する一つの回答を示唆します。開発者は、特定のボトルネックを解消するためのカスタム設計と、将来的な汎用性を確保するためのスケーラブルな通信・メモリインフラストラクチャのバランスの取り方から学ぶことができます。
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